(1,中国科学院计算技术研究所9北京100080; Z,中国科学院研究生院9北京100039)
摘 要!在前人低功耗设计研究基础上9实现了智能遥控控制芯片的低功耗设计9重点从系统结构级提出了减少功耗的一些方法9如低功耗模式\降低高频时钟的活动\减少存储器的功耗\减少信号跳变等O
在超大规模集成电路设计中9性能\面积\功耗是最为重要的\同时又是互相影响的三个重要指标,随着消费类产品市场的繁荣9依靠电池供电的产品对降低功耗的要求越来越高,为了延长电池的使用寿命9低功耗设计成为一种必然的选择9并影响到一个产品在市场上的成功与否, SOC设计采用知识产权(IP复用方法9降低了系统的成本9缩短了从设计到产品的研发时间9对价格和功耗比较敏感的消费类电子产品9成为一种很好的解决方案,
低功耗设计涉及一个产品的整个开发过程9在基于综合的ASIC设计流程中9从结构级\RTL级\门级到晶体管级9都应该考虑低功耗设计,智能遥控控制芯片内部包含了协议解码器\CPU Core(兼容Motorola 6808系列 9 ZK Byte SRAM9Z56K Byte FLASH和多功能的外围逻辑,外部有两个时钟输入:一个时钟采用RC振荡器产生9用来供给CPU和外围逻辑5另一个为76( 8kH)晶振产生9用来供给协议解码器和实时时钟模块,其前端设计采用基于综合的ASIC设计流程9完成从结构定义\RTL代码到网表的仿线设计过程中充分考虑了低功耗的需求9重点从结构级实现了降低功耗的一些方法,
要由漏电流功耗组成9漏电流主要由制造工艺决定9分两部分:一部分是MOS晶体管中源漏扩散区和体区间形成的PN结的反向偏置电流5另一部分是次开启电压下存在的反型电荷形成的次开启电流,动态功耗指电路工作时的功耗9主要包含两部分:翻转功耗和内部功耗,翻转功耗指对负载电容充放电产生的功耗9因输出的翻转(0-1或1-0导致负载电容的充放电9因此翻转功耗除了与电源电压有关外9还与负载电容和翻转频率有关, 内部功耗是指在器件内部产生的功耗9如在翻转时9对内部负载电容的充放电5内部功耗还包括P管和N管之间的瞬时短路电流9如图1所示9当IN信号从0变1时9N管打开P管关闭,在一个很短的时间内9P管和N管可能同时处在打开状态9电源和地之间就会产生短路电流,对一个电路来说9如果转换时间很短9则短路功耗可能比较小,通常情况下9认为内部电流等于短路电流,动态功耗在CMOS电路中起决定作用9可占全部功耗的90,以上,1] 9因此低功耗设计重点就在于减小总的电容\电源电压和信号的翻转频率,
CMOS数字电路的功耗可分成两部分9静态功耗和动态功耗,下面通过一个反向器功耗模型来说明动态功耗和静态功耗(图1 ,在一次翻转过程中产生了翻转电流(S,itching Current \短路流(Short Current和漏电流(Leakage Current ,CMOS数字电路基于上面三种电流产生功耗,
通过上面功耗来源分析9动态功耗占了整个系统功耗的大部分9目前大部分低功耗研究都集中在减少动态功耗, 电源电~ 计算机应用研究 Z004年
压与实现工艺有关,负载电容不仅与前端设计有关,还与Lay-out,器件库的工艺有关,在实际设计中,降低功耗的努力主要在减少信号的翻转频率,现在基于综合的ASIC设计,前端设计主要完成从系统结构,RTL Code到门级网表的设计和验证过程,在各阶段都应该考虑低功耗设计,对功耗的考虑,层次越高,可能的改善越好,Z] ,一个SOC设计一般包含一个CPU,总线控制如AMBA ,存储器FLASH,DRAM或SRAM和外围接口逻辑这些都可以采用IP ,通过总线把各部分连接起来,因此SOC设计更注重高层的低功耗设计,
在同步设计中,时钟信号驱动所有的时序器件,时钟信号的变化频率可能是最高的,采用全局布线,线长可能最长,负载电容最大,时钟的功耗占整个动态功耗很大一部分,如在DEC Z1Z64中,时钟部分占了总功耗的30,(40),3] ,在以CPU 为核心的SOC设计,外围逻辑是在CPU的驱动下工作,CPU 又是按照时钟的节拍来进行工作,因此由时钟引起的功耗占总功耗的很大一部分,为了降低系统的功耗,低功耗模式Po,-
do,n成为一种很好的节能选择,在低功耗模式下,关闭整个芯片或部分不需要工作的模块的时钟,可以减少90,以上的功耗,4] ,低功耗模式关闭时钟以后,通常需要特殊的逻辑来启动时钟,另外在不影响性能的前提下,降低时钟的频率,也可大幅降低功耗,
现在的SOC设计,一般包含很大的存储器,存储器的功耗也占系统很大一部分,如何减少存储器的功耗,必须从结构级来考虑,当片选信号有效以后,存储器才产生功耗,存储器的功耗与片选有效的时间长短有关,因此在读出或写入数据时,应尽量减少片选信号的宽度,另一种减少存储器功耗的方法是存储器的分割,把一个大的存储器分割成小的存储器组,如一个Z56,3Z RAM可被分割成两个1Z8(3Z RAM)这样每次读写时只有一个小的存储器被激活,总的读写次数没变,访问小存储器的功耗小于访问大存储器的功耗,因此总的功耗减少了,4] ,
在SOC设计中,用总线把各个模块连接起来,进行数据交换,通常总线的宽度比较大,长度比较长,负载电容比较大,因此功耗也比较大,例如在Alpha Z1064和Intel 80386中,总线部分的功耗占了整个系统功耗的大约15,(30),5] , 目前很多人对如何减小总线的功耗进行了一些研究,如总线] ,总线] ,取得了不错的降低功耗效果,
SRAM,解码器以IP的形式提供,其整体结构如图Z所示,按照基于综合的ASIC设计的流程,采用EDA工具和硬件描述语言进行前端设计,设计过程中将低功耗作为一个重要指标来考虑,本文重点从结构级分析了降低功耗的一些方法,
当CPU没有工作需要处理时,CPU通过写寄存器的方式,进入低功耗模式,主时钟从PAD处停掉,只有实时时钟部分,以76(8kH)的低频时钟在运行,有效地降低了功耗, 当外部复位或中断请求到来,如Keyboard被按下,实时时钟产生的中断等,可将CPU唤醒,退出低功耗模式,
低功耗模式一般通过全局Gating Clock的方式实现, 为减少时钟信号的Ske,,时钟信号采用全局布线,一般在进行前端设计时,时钟信号要经过一个CTSClock Tree Synthesis的器件,经过一个CTS器件之后的时钟,作为全局时钟,采用Gating Clock的方式来减少功耗一般有两种方法= 1在CTS 器件之前进行Gating Clock,叫作全局门控时钟; Z在CTS之后进行Gating Clock,将寄存器的数据使能端改为时钟的使能端,叫作局部门控时钟,在智能遥控控制芯片的设计中采用了全局门控时钟的方式图3 ,一方面方便了时钟树综合,减少Layout的面积和Ske,;另一方面从可测性设计的角度,便于采用Full-scan测试向量自动生成,
时钟信号是一个比较敏感的信号,一方面应该避免产生毛刺,采用合适的逻辑来进行时钟的停和启动,智能遥控控制芯片主时钟采用RC振荡器产生,时钟恢复以后,可以马上启动,不需要额外的启动逻辑,这已在实际芯片中得到了验证,如图3所示,CPU在主时钟的上升沿产生一个低有效的STOP 信号,保证时钟停时,不会产生毛刺,外部复位信号或中断请求可将该寄存器复位为1,恢复时钟, 因时钟停在高,当时钟恢复以后,从高直接变到低,时钟恢复时也不会产生毛刺,
另一方面,还应该考虑时钟停和恢复的时刻,因为时钟停止以后,可能会打断CPU一条指令的执行,这样当中断请求恢复时钟后,就存在两种执行顺序= 1先执行中断处理程序,再执行被打断的指令; Z先执行被打断的指令,再执行中断处理程序,在智能遥控控制芯片设计里面,CPU Core本身没有停时钟指令,通过一条写低功耗模式寄存器的指令进入低功耗模式,时钟停在写低功耗模式寄存器指令之后的一条指令执行中间,时钟恢复以后,先执行完被停的指令,再进入中断处理程序,在写程序时需要注意,停时钟指令后,再加一条IDLE指令,实际时钟停在IDLE指令的执行中间,
外围逻辑一般是在CPU的控制下执行,外围逻辑的控制遵循CPU的访问时序,保持与CPU控制信号的同步,如果外,6期 陈志冲等,智能遥控控制芯片低功耗设计
围逻辑和CPU采用相同的时钟则比较容易实现同步,在智能遥控控制芯片中CPU Core的一条指令周期包含两个Clock周期,为了降低功耗,外围接口逻辑采用了CPU主时钟的二分频,有效地减少了外围逻辑部分的功耗,在具体实现时,外围逻辑时钟作为单独的一个全局时钟,由CPU时钟的二分频形成,同时保持和CPU主时钟特定的相位关系,相对主时钟再加上5ns的延时,图3, ,确保了外围时钟的沿在主时钟上升沿之后发生, 因此主时钟和外围时钟可以看作是同步的,避免了异步时钟域信号交叉所必需的同步关系,
如果数据为10101010这样的间隔,那么一次移位,就存在八次跳变,在最好的条件下,当然是待移位的数据每一比特都相同,这样不存在跳变,按平均数字计算,每一次移位有四次移位跳变发生,为了减少移位寄存器串行移位过程中产生的跳变,我们对基本串行移位寄存器的架构进行修改,如图5(b)所示,
所有的数据都是由CPU来处理的,CPU处在一个较高的时钟频率,CPU动作时,会引起存储器及外围相关逻辑的动作,因此CPU运行会造成比较大的功耗,协议解码器部分和实时时钟模块运行在一个较低的频率上,相对功耗较小,在智能遥控控制芯片设计时,为尽可能降低CPU运行功耗,使用了比较大的接收缓冲来减少CPU的活动时间,接收缓冲采用FIFO结构,共享ZK Byte SRAM的低端部分,解码器和CPU 都可以去访问FIFO,解码器和CPU处在两个不同的时钟域,对FIFO的访问可能会产生冲突,因此设计让解码器具有较高的优先级, 当两者同时访问时,解码器会把CPU的访问挂起,解码器访问完成后再由CPU去访问,对FIFO的访问,CPU 可采用主动查询的方式或通过中断方式,如接收到一个码字或FIFO满产生中断,采用比较大的接收缓冲,有效减少了CPU 的唤醒时间,降低了功耗,
在智能遥控控制芯片中,内嵌了Z56K Byte FLASH和ZK Byte SRAM,程序存储在FLASH中,CPU运行就会产生对存储器的访问,因此存储器的功耗占了整个芯片功耗的很大一部分,必须考虑减少存储器访问的功耗,对异步的存储器来说,存储器的功耗和存储器的使能信号,片选信号,的宽度有关,当片选有效时,存储器处在工作状态,功耗比较大,当片选无效时,存储器处在Standby状态,功耗比较小, 因此减小片选信号的宽度,可降低存储器的功耗,在智能遥控控制芯片的设计中,主时钟频率比较低(4MH)或更低, ,因此CPU的读写信号宽度比较大,CPU运行在4MH,主时钟情况下,最小访问宽度有Z50ns,实际上对FLASH或SRAM来说,读写信号的宽度可以比较小,对FLASH来说,读信号有效Z5ns之后,数据就会有效,因访问信号的宽度比较大,造成存储器功耗的浪费,在智能遥控控制芯片设计时,用延时器件重新做一个宽度比较小的读写信号,有效地降低了存储器部分的功耗,如图4所示,因访问的宽度减小,需要对FLASH的输出数据用LATCH锁存,考虑延时器件的不稳定特性,做了几种不同宽度的读写信号,CPU可通过软件设置,根据实际芯片的测试情况选定一个值,
在图5(b)架构中,数据的移出通过选通器选通输出,每个时钟从两位数据缓冲器中选择一位输出,每两个时钟加载一次,这样原来的移位产生的跳变全部被消除,我们对307Z个随机数据在仿真工具Modelsim上来对设计进行仿真验证,仿真的结果显示改进前串行移位寄存器共有55 998次跳变,其中包括1Z 455次加载跳变, ,而改进后的串行移位寄存器只有1Z 393次跳变,全部为加载跳变,跳变次数不到原来的1(4)
串口应用的场合相当广泛,因此对串口的分析和其他的SOC设计也有相当的参考作用,
功耗的评估依赖于准确的功耗模型和分析工具(Po)er Compiler是Synopsys公司提供的RTL级和门级功耗评估和优化工具( Po)er Compiler利用RTL级或门级仿真得到信号的翻转信息和综合库信息,功耗模型, ,可快速对功耗进行评估,其工作流程如图6所示,采用Synopsys公司的Design Compi-ler和Po,er Compiler工具,在, 35um标准单元库上,对串口和整个系统的网表作了功耗分析,
以串口设计为例对降低信号翻转率进行分析,在串口消耗的功耗中,相当一部分则来自移位过程数据产生的跳变,由0变为1或者由1变为0,那么降低移位过程中的跳变进而降低串口的功耗就成了问题的关键,一个八位基本的串行移位寄存器架构如图5(a)所示,在基本串行移位寄存器架构中,每一个时钟到来,有八次基本的移位操作,在最差情况下,
串口综合后,基本的八位串行移位寄存器需要1Z3个逻辑门,而改进的八位串行移位寄存器只需要101个逻辑门,面积只有原来的80,,而且两种设计通路上的时延!下转第197页.6期 元继学等,基于Agent的供电企业管理信息系统
据库及Po,erBuilder 6, 5企业级开发工具完成整个系统的研发O
可辅助领导进行大的决策工作9一些技术参考文献(4)O 图5 调度管理子系统
本文是在完成河北省昌黎县供电公司管理信息系统之后总结出来的9系统运行良好O把Agent引入电力管理信息系统9可以实现各子系统之间信息的G智能7交换O应用计算机管理信息系统9能够提高企业的服务效益和质量\提高电费回收率\减员增效\加强企业管理\辅助高层领导决策9体现出很大优越性O系统有的模块还暂时不完善9如系统安全性等9还待进一步升级O把Agent的思想与技术引入管理信息系统的开发9使系统更有实用价值O
元继学,1973-, ,男,山西阳城人,讲师,博士生,研究方向为运筹与管理,决策与决策支持系统,吴祈宗,1947- , ,男,教授,博士生导师,**与经济学院副院长,研究方向为运筹与管理,决策与决策支持系统,
整个智能遥控控制芯片正常工作下功耗为14( 18Zm)9停时钟后功耗仅为0( 183m)9满足实际的功耗需求O
随着集成度和性能的提高9低功耗设计已经成为SOC设计时的一个关键因素9低功耗设计涉及从结构级\RTL级\门级\布局布线到晶体管级的各个阶段O本文重点从结构级讨论了智能遥控控制芯片的低功耗设计方法9希望对消费类产品的设计有一定的借鉴作用O
陈志冲,1974-, ,男,湖北通山人,博士研究生,主要研究方向为多媒体通信,集成电路设计与测试,高军,1973-, ,男,博士研究生,主要研究方向为多媒体通信,集成电路设计与测试,周锦锋,1975- , ,男,博士研究生,主要研究方向为多媒体通信,集成电路设计与测试,